计数器是一种电子电路，用来计算一个事件发生的次数。在数字电子产品yabo和365哪个平台更大计数器使用一系列人字拖。尽管任何触发器都可以连接成计数器，但最广泛使用的是D触发器和触发器JK拖鞋（图1）。
如已知的，触发器是双状态器件，这意味着它们具有两个状态，零（0）或一（1）。因此，单个触发器可以跟踪两者的计数。它从0到1计数，因此称为Modulo-2（Mod-2）计数器。
基于同样的理由，可以期望两个触发器串联在一起，形成从0到3计数的2位计数器，由4个状态组成，因此可以称为mod-4计数器。泛化，1得到n位或mod-n计数器2n从0到（2n-1）通过级联n触发器。然而，为了表现为计数器，触发器必须在其输入中由高（逻辑状态1）驱动，以便在D以及JK类型的情况下。可以理解这背后的原因真值表由表I给出。
考虑D触发器，可以看出，输出才能在输入高时发生变化。同样为JK触发器输出状态仍然是不变的（对于j = k = 0），或固定到特定值（对于j = 0的0，k = 1; j = 1，k = 0），所有情况都期望它们两者都很高。在柜台中，预计国家将改变，而不是保持与特定价值的关系。因此，当在这些触发器的输入上驱动'1'时，它们充当1位计数器（图2）。
计数器的特性由触发器之间的互连模式确定。柜台可以是
- 异步或同步,
- 向上或向下计数器和/或
- 根据触发器的时钟输入处提供的连接触发正或负边缘。可以解释计数器的行为（波形），真实表和/或状态图。
图3显示了一个由三个正边触发的D触发器串联而成的3位异步向上计数器。这里所有的输入(D0D1和D.2)是高的。触发器1 (FF1)的时钟输入由外部时钟脉冲驱动，而第二个和第三个触发器(FF2和FF3)的时钟输入由外部时钟脉冲驱动
分别。这里FF1的操作取决于外部时钟脉冲系，而FF2和FF3则取决于
。这是符合工作的事实人字拖取决于时钟输入。
让我们假设计数器的初始状态是q2问1问0= 111，只是为了理解计数器的工作原理。在本例中，对于第一个时钟脉冲Q0bit从0中切换。这意味着
bit从0切换到1，进一步作为FF2的正时钟脉冲(如图4中的红色箭头所示)，改变其输出位Q1从1到0.这意味着切换Q2按1到0的比例，因为它被过渡触发
从0到1位。因此，对于第一个时钟脉冲，计数器的输出将是000。
然后为第二个时钟脉冲的前沿Q0再次从0切换0，从而暗示
位从1切换到0。这就像一个后缘，因此FF2的状态没有变化，这导致了Q1保持为0.由于FF1的不变状态，FF3的状态也保持相同，其产生Q1=问2= 0.因此我们将001作为计数器的输出。在相同的场地上，可以看到对于第三个时钟脉冲q0= 0和
= 1。因此，我们可以注意到FF2中产生Q的状态转换1= 1
= 0。然而，FF3的输出仍然很低，因为在其clk引脚没有信号的正过渡。这将产生计数器输出为011。在时钟脉冲4的触发器的行为类似于时钟脉冲2，除了输出位的状态为100。在第五个时钟脉冲Q0= 0(因此
= 1）;问1= 0(因此
= 1）。过渡
从0到1触发FF3将其状态从0转换为1，从0到1，在计数器的输出端中导致101。对于进一步的时钟，脉冲可以在相同的基础上获得计数器的输出。然而，在第8个时钟脉冲之后，序列重复，如图5的状态图和表II给出的真相表所示。
一般来说，我们看到，对于类似于图3中的一个n位计数器，更低的最多位（LSB）= 2o为每个时钟周期切换，而下一个更高位才会在其上面的比特从1到0中更改状态时才能切换。例如，q23位上行计数器中的位仅在Q时改变其状态1比特从1变到0(什么也不是，但是
在图4中从0变为1)。这可以看作是通过排列人字拖因此计数器被称为波纹计数器。此外，所有触发器不会同时触发。因此，它们本质上是异步的。
当传播延迟与触发器相关联时，异步计数器的纹波效果构成问题。为了克服这一点，设计了计数器，使得形成计数器的所有触发器的时钟输入由相同的输入时钟脉冲系驱动。这些被称为同步计数器（图6）。这使所有触发器更改其状态同时消除异步计数器时遇到的延迟。
从图6中，可以看出，在异步计数器的情况下，所有触发器输入都不会被驱动高（图3）。对于同步计数器，与触发器的输入引脚的连接（D0FF1,维1ff2和d2取决于计数器期望的状态序列。由于图x中显示的计数器与图3中显示的计数器类似，因此状态的数量和状态之间的转换保持不变。因此状态图和真值表保持不变。因此，输入位的驱动可以通过分析表II来找到输出位切换所需的条件。
从表中可以看出，位q0需要切换输入时钟脉冲上的每个正边缘过渡。因此输入引脚D0是被驱动高。但是Q.1仅当位Q时需要传输0是1，由表II中的蓝色箭头表示。这可以通过连接Q来实现0作为FF2的输入。此外，它也被注意到了2只有Q均可改变其状态1问：0高，如表II中的绿色箭头所示。为了实现这种情况，需要使用两个输入和门由比特Q驱动0问：1。这是由于与门的输出只有在所有输入都是高的时候才高。现在，图6所示的计数器作为一个向上计数器工作，从0计数到7，对每个输入时钟脉冲增加1。
一般来说，在一个n位同步向上计数器中，LSB需要为输入时钟脉冲上的每一个正边缘跃迁进行切换;只有前一位(= LSB)高时，下一位才需要改变状态;下一个更高的比特只有在前一个比特都很高的情况下才能传输，以此类推。因此，在同步计数器的情况下，触发器只有在之前所有触发器的输出都是高时才改变它们的状态。为了实现这一点，必须连接AND门的输出来驱动每个触发器的输入引脚。进一步在每个阶段，这些与门被要求逻辑上“和”所有前一个输出位人字拖。
除了每个时钟脉冲的计数序列将从高到低递减之外，下计数器的工作几乎与上计数器的工作几乎类似。或示例，从7（111）到0（000）而不是0到7的3位下计数计数。因此，在异步计数器的情况下，一个必须考虑从0到1的输出比特的转换而不是1到0。。Similarly in case of synchronous counters AND gates are to be used to logically ‘and’
位而不是Q位。
除了基本的上下计数器之外，还存在其他特殊类型的计数器环形计数器,约翰逊柜台十年计数器，mod-n柜台等。此外，对所提出的计数器设计的微小修改将产生像的变化
- 添加一条控制线，选择向上或向下计数线索，实现向上/向下计数，
- 触发器的清晰和预设引脚的使用允许一个人为计数器设置初始状态
- 添加适当的逻辑会破坏2之前的计数序列n各种所经过的是，只能使3位计数器仅计算为5，并且可以重复序列（Mod-6计数器）。然而，应该注意的是，尽管每个这些都与各种量不同，但所有这些都是基本的工作原理仍然是相同的。
