我们已经看到，使用级联布置的平行加法器电路通过与携带比特传播相关的延迟影响（在文章中的更多内容“的延迟受到高度影响并行加法器“）。更大的添加位数，更大是延迟相关的延迟。如果我们需要摆脱这个“延迟”问题，那么我们需要去设计向前看携带加法器电路。
向前看的工作原则携带加法器
为了克服纹波携带传播延迟，一个解决方案是预先预期，关于将导致携带位的产生的情况。较早的完成，它会越好。因此，如果我们能找到我们是否只需查看需要添加的输入比特即可携带，那就是最好的。
现在假设我们具有要添加为0和0或1和0或0和1的输入比特，则总和为0或1或1，并且不会携带。另一方面，如果两个输入位为1，则总和将是1并且会产生携带。应注意，只有当随身携带时，这些陈述才是真的（c一世）需要添加输入位的位为零。现在让我们假设这个c一世在这种情况下，除了当两个输入位为0时，将在所有情况下生成携带（0和1,1和0和1和1），除了两个输入比特。
结合这两个因素，可以得出结论，我们会得到我们的携带术语
在两个情况下：（i）在两个输入比特（a一世，B.一世当输入位中的任何一个（a）时是1或（ii）一世，B.一世）是1并且通过添加先前输入位而获得的携带（C一世）是1。
这些陈述可以在逻辑表达式方面等同地表示
统称，携带位的表达式可以写为
但是，我们对这笔款项具有我们的逻辑表达式即，即
接下来，让我们表示
由p术语一世被称为携带传播和
通过术语Gi称为携带。因此，等式（i）和（ii）可以重写为
特别，
对于i = 0，我们有，
对于i = 1，我们有，
对于i = 2，我们有，
概括，对于i = n，我们有，
在所有上述表达式中要注意的重要因素是任何特定阶段的携带项只取决于随身携带（C0.）术语除了携带和携带繁殖术语之外。是的，只有c0.（用户提供输入位），而不是其前一级产生的携带术语。无论它们所属的阶段如何，都是如此。
这与纹波携带加法器/减法者的情况不同，因为它们具有其目前阶段的携带期限决定其直接前期阶段的携带术语。这种质量携带展示前瞻加法器使其克服与普通加法/减法器电路相关联的纹波携带传播延迟。
与其他种类相比，相同的原因使得展示加入者能够更快地操作。然而，为其支付的价格是其硬件所涉及的复杂性。
